CoWoS是一种优秀的封装技艺，可能将多个芯片堆叠正在一道，然后封装正在一个基板上，造成一个紧凑且高效的单位。 正在芯片筑筑界限，前道、中道和后道指的是半导体临蓐流程中的三个首要阶段，全体如下： 前道（Front-End Manufacturing ）：前道工艺首要涉及晶圆筑筑，这是正在空缺的硅片上完毕电道加工的流程，征求光刻、刻蚀、薄膜孕育、 离子注入、洗濯、CMP（化学刻板扔光）和量测等工艺次序。这个阶段的主意是正在硅片上造成晶体管和其他有源器件，以及多层互接连构。 中道（Middle-End Manufacturing）： 中道是介于晶圆筑筑和封装测试之间的一个闭头，有时也被称作 “Bumping”。它往往指的是正在晶 圆上造成的凸点（Bumps），这些凸点用于后续的封装流程，使得芯片可能与表部电道毗连。中道筑筑跟着高密度芯片需求的拉长而变得 越来越紧要，更加是正在倒装芯片（Flip-Chip）技艺中。 后道（Back-End Manufacturing）： 后道工艺首要涉及封装和测试。征求减薄、划片、装片、引线键合、模塑、电镀、切筋 / 成型和终测 等次序。这个阶段的主意是将圆形的硅片切割成寡少的芯片颗粒，完毕表壳封装，并举行电气测试以确保职能吻合尺度。

　　目前集成电道前道造程工艺发达受限，但跟着大模子和 AIGC 等新兴利用场景的火速发达，科技财产对待芯片职能的条件日益普及，越来 越多集成电道企业转向后道优秀封装工艺寻求优秀技艺计划，以确保产物职能的连接提拔。2.5D 封装、3D 封装等均被以为属于优秀封装 规模。 2.5D 封装： 这种封装格式是将芯片堆叠正在中介层之上，通过渺幼的金属线毗连分歧的芯片，竣工电子信号的整合。 3D 封装： 更进一步，3D 封装技艺愿意芯片笔直堆叠，这为高职能逻辑芯片和 SoC（System on Chip）的筑筑供应了可以。 CoWoS 端庄来说属于 2.5D 优秀封装技艺，由 CoW 和 oS 组合而来：先将芯片通过 Chip on Wafer（CoW）的封装造程毗连至硅晶圆， 再把 CoW 芯片与基板（Substrate）毗连，整合成 CoWoS。中枢是将分歧的芯片堆叠正在统一片硅中介层竣工多颗芯片互联。

　　2011年台积电开荒出的第一代CoWoS-S硅中介层最大面积为775mm²，依然逼近掩膜版的曝光尺寸极限（858mm²），对此，台积电研发 出光罩拼接技艺冲破了该瓶颈，光罩拼接即两个光罩组合，形成重合一面的RDL互联需做到相仿。 冲破光罩限度后，2014年台积电第二代CoWoS-S产物的硅中介层面积抵达1150mm²，第三代、第四代、第五代、第六代硅中介层面积分 别为1245mm²、1660mm²、2500mm²、3320mm²，对应的集成芯片数目分袂为1个soc+4个HBM（内存16GB）、1个soc+6个HBM（内存 48GB）、2个soc+8个HBM（内存128GB）、2个soc+12个HBM。 硅转接板面积不休添补，便于集成更多元器件，从第三代先导，CoWoS由同质集成更改为异质集成。第五代芯片不光对逻辑与内存举行 了厘正，还针对硅中介层的RDL、TSV举行厘正，正在硅中介层插手了eDTC（嵌入式深沟槽电容器）以进一步安静电源体例。

　　CoWoS封装技艺的一个明显特色是它可能竣工高度集成，这意味着多个芯片正在一个封装中可能竣工高度 集成，从而可能正在更幼的空间内供应更庞大的性能。这种技艺十分实用于那些对空间作用有极高条件的行 业，如互联网、5G和人为智能。

　　因为芯片与晶圆直接相连，CoWoS封装技艺可能普及信号传输速率和牢靠性。另表， 它还能有用地缩短电子器件的信号传输间隔，从而节减传输时延和能量失掉。

　　比拟于守旧的封装技艺，CoWoS技艺可能消重 芯片的筑筑本钱和封装本钱。这是由于它避免 了守旧封装技艺中的繁琐次序，如铜线环绕、 耗材本钱上等，从而可能普及临蓐作用和消重 本钱。

　　筑筑庞大性： CoWoS 是一种 2.5D/3D 集成技艺，与前代技 术比拟，筑筑庞大性明显添补。筑筑庞大性直 接导致采用这种封装技艺的芯片本钱添补。

　　电气离间： 信号无缺性：逻辑晶圆到基板的互连：跟着 数据速度的普及，因为 TSV 的寄生电容和电 感，互连的信号传输会变差。为清楚决这个 题目，奋发优化 TSV，以最大控造地消重电 容和电感。逻辑晶圆芯片到 HBM：SoC 和 HBM 之间互连的眼图职能瓶颈归因于互连的 寄生电阻和电容。 电源无缺性：CoWoS 封装往往用于拥有较高 数据切换率和较低事务电压的高职能利用。 这使得这些封装容易受到电源无缺性离间。

　　集成和良率离间： 2.5D 和 3D 集成电道需求像任何其他集成电道 相通举行测试，以确保它们没有任何筑筑缺陷。 然而，测试 2.5D 或 3D 集成电道要困困难多， 由于每个晶圆芯片正在安设到中介层之前都需求 寡少测试，安设后还需求再次测试。除此除表， 硅通孔 (TSV) 也需求测试。最终，大型硅中介 层十分容易受到筑筑缺陷的影响，并可以导致 电气离间： 产量失掉。

　　散热离间： 因为中介层和基板之间的热膨胀系数 (CTE) 不 同，CoWoS 封装会碰到散热题目。应用有机 中介层确实可能正在必然水平上限度散热题目。 应用底部填充质料可能缓冲硅片和基板之间的 热失配，从而大大普及焊点的寿命。

　　后摩尔期间，优秀造程工艺演进接近物理极限，优秀封装（AP）成了延续芯片新能连接提拔的道道之一。守旧的芯片封装格式依然无法知足如 此壮大的数据治理需求，优秀封装的紧要性日益凸显。近年来，优秀封装墟市范畴不休伸张，多样化的AP平台，征求扇出封装、WLCSP、 fcBGA/CSP、SiP 和 2.5D/3D 堆叠封装，加上异构和幼芯片的改革潜力，正正在重塑半导体格式。 2020年-2023年，环球半导体优秀封装墟市范畴稳步上升。自2020年的300亿美元上升至2023年的439亿美元，年复合拉长率为13.5%。同时预 计2024年，环球半导体优秀封装墟市范畴将进一步上升，达472.5亿美元。 正在环球趋向下，中国半导体优秀封装墟市也迎来春天。2020年，中国半导体优秀封装墟市范畴为351.3亿元，据中商财产讨论院预测，2025年 中国优秀封装墟市范畴将高出1100亿元，年复合拉长率达26.5%。

　　CoWoS优秀封装技艺首要利用于AI算力芯片及HBM界限。英伟达是CoWoS首要需求大厂，正在台积电的CoWoS产能中，英伟达占全体供 应量比重高出50%。此中Hopper系列的A100和H100、Blackwell Ultra 应用台积电CoWoS封装工艺。 行动台积电CoWoS封装技艺的最大客户，英伟达的需求将对墟市格式形成紧要影响。受益于英伟达Blackwell系列GPU的量产，台积电预 计将从2025年第四时度先导，将CoWoS封装工艺从CoWoS-Short（CoWoS-S）转向CoWoS-Long（CoWoS-L）造程，使CoWoS-L成为 其CoWoS技艺的首要造程。到2025年第四时度，CoWoS-L将占台积电CoWoS总产能的54.6%，CoWoS-S占38.5%，而CoWoS-R则占 6.9%。这一更改不光响应了墟市需求的转折，也呈现了英伟达正在高职能GPU墟市的庞大影响力。除了英伟达，其他企业如博通和Marvell 也正在添补对台积电CoWoS产能的订单，以知足为谷歌和亚马逊供应ASIC（专用集成电道）安排任职的需求。

　　跟着优秀AI加快器、图形治理单位及高职能预备利用的焕发发达，所需治理的数据量正以空前未有的速率激增，这一趋向直接促进了高带 宽内存（HBM）销量的快速攀升。数据显示，2029年环球HBM行业墟市范畴达79.5亿美元；2020-2023年中国HBM墟市范畴自3亿元上升 至25.3亿元，年复合拉长率达204%。 HBM走线长度短、焊盘数高，正在PCB乃至封装基板上无法竣工鳞集且短的毗连。于是还需求CoWoS等2.5D优秀封装技艺来竣工。CoWoS 能以合理的本钱供应更高的互连密度和更大的封装尺寸，目前大一面HBM均应用的此项技艺。于是，HBM的产能都将受造于CoWoS产能。 HBM需求激促进一步加剧了CoWoS封装的供不应讨处境。

　　长电科技是环球当先的集成电道筑筑与技艺任职供应商，正在中国、韩国及新加坡具有两大研发中央和六大集成电道造品临蓐基地，交易机 构分散于寰宇各地，可与环球客户举行密切的技艺团结并供应高效的财产链扶帮。具有高集成度的晶圆级 WLP、2.5D/3D、体例级 （SiP）封装技艺和高职能的 Flip Chip 和引线日长电科技完毕了对晟碟半导体（上海）有限公司80%股权的收购.本次收购加大优秀闪存存储产物封装和测试产能结构的同 时，进一步巩固与环球存储巨头西部数据的团结相干，或将受益于存储芯片需求提拔。 长电科技2024年2季度归母净利润环比拉长258%，营收创同期史书新高。二季度竣工收入为百姓币86.4亿元，同比拉长36.9%，环比拉长 26.3%，创史书同期新高。二季度筹备举动形成现金百姓币16.5亿元，二季度扣除资产投资净付出百姓币9.3亿元，自正在现金流达百姓币 7.2亿元。二季度归母净利润为百姓币4.8亿元，同比拉长25.5%，环比拉长258.0%。

　　通富微电拥有行业一流的封装技艺水准和普及的产物结构上风，先后接受了多项国度级技艺改造、科技攻闭项目，并得到了丰富的技艺创 新功效：超大尺寸2D+封装技艺及3维堆叠封装技艺均获取验证通过；大尺寸多芯片chip last封装技艺获取验证通过；国内首家WB分腔屏 蔽技艺研发及量产获取冲破。公司正在发达流程中不休加紧自决改进，并正在多个优秀封装技艺界限主动发展国表里专利结构。截至2023年12 月31日，公司累计国表里专利申请达1,544件，优秀封装技艺结构占比超六成；同时，公司先后从富士通、卡西欧、AMD获取技艺许可， 使公司火速切入高端封测界限，为公司进一步向高阶封测迈进，奠定坚实的技艺底子。面向改日高附加值产物以及墟市热门宗旨，驻足长 远，大肆开荒扇出型、圆片级、倒装焊等封装技艺并扩充其产能；另表，主动结构Chiplet、2D+等顶尖封装技艺，造成了差别化逐鹿优 势。 2019-2023公司营收连接拉长。2023年竣工营收222.69亿元，遵照芯思思讨论院宣布的2023年环球委表封测榜单，正在环球前十大封测企业 2023年营收多数低重的处境下，公司营收略有拉长。

　　CoWoS-L维系了CoWoS-S和InFO技艺的甜头，应用中介层与LSI芯片举行芯片间互连，并应用RDL层举行功率和信号传输，从而供应最 矫捷的集成。CoWoS-L的中介层征求多个限造硅互连（local silicon interconnect，LSI）芯片和全体重布线（global redistribution layers），造成一个重组的中介层（reconstituted interposer，RI），以替换CoWoS-S中的单片硅中介层。LSI芯片保存了硅中介层的一共 非凡性格，征求保存亚微米铜互连、硅通孔（TSV）和嵌入式深沟槽电容器（eDTC），以确保优异的体例职能，同时避免了单个大型硅 中介层的良率失掉题目。 正在电气职能方面，CoWoS平台引入第一代深沟槽电容器（eDTC）是用于提拔电气职能。此前装备第一代eDTC的CoWoS可能将体例电源 分拨汇集（PDN）的阻抗消重93%，压降比没有应用eDTC的处境低72%。另表，HBM VDDQ的同步开闭噪声（SSN）可能正在3.2 GHz时 比没有eDTC的处境节减到38%。因为SSN节减，信号无缺性也可能取得刷新。CoWoS平台配合eDTC有利于电源无缺性和信号无缺性。 新一代的eDTC可能供应1100 nF/mm²的电容密度。高电容密度为高速预备的电源作用供应了壮大的上风。出于良率商讨，单个硅芯片上 eDTC的最大面积上限约为300平方毫米。通过毗连一共LSI芯片的电容，CoWoS-L搭载多个LSI芯片，可能明显添补RI上的总eDTC电 容。

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